module div_horloge
  (
   input   clk_50,
   input   reset_n,
   output  sclk, 
   output reg  lclk,
   output ramclk);

   reg [15:0] compteur;
   wire lclk_int;

   always@(posedge clk_50 or negedge reset_n)
     if(reset_n==0)
       compteur <= 0;
   else
       compteur <= compteur + 1;

   assign     ramclk = compteur[1];
   assign     sclk = compteur[3];
   assign     lclk_int = compteur[12];

    always@(posedge clk_50)
        lclk <= lclk_int;

  
   

endmodule // horloges
