|
Size: 795
Comment:
|
Size: 1007
Comment:
|
| Deletions are marked like this. | Additions are marked like this. |
| Line 6: | Line 6: |
| http://www.comelec.enst.fr/hdl | Cours en ligne : http://www.comelec.enst.fr/hdl |
| Line 8: | Line 8: |
| Introduction aux architectures des systèmes électroniques numériques : attachment:ARCHI.pdf Architectures des FPGAs : attachment: archi_CLP.pdf Architecture de l'ARM : arm.pdf |
|
| Line 11: | Line 14: |
| = TDs = == Verilog == |
|
| Line 12: | Line 17: |
= TDs = |
COURS
Verilog
Cours en ligne : http://www.comelec.enst.fr/hdl
Architectures
Introduction aux architectures des systèmes électroniques numériques : attachment:ARCHI.pdf Architectures des FPGAs : attachment: archi_CLP.pdf Architecture de l'ARM : arm.pdf
TDs
Verilog
[:/TdFiltreMedian:TD Verilog : Le filtre Median] =http://www.comelec.enst.fr/amen/SMLP/TPs/verilog/index.html
carte ARM
[:/ArmTD1:TD1 : Prise en main de la maquette ARM FS44BOXII]
[:/ArmTD2:TD2 : Etude de l'interface "ATA" de la maquette ARM FS44BOXII]
[:/MaquetteArm: Gestion de la Maquette ARM FS44BOXII]
carte FPGA
[:/De2TD1:TD1 : Prise en main de la maquette ALTERA DE2]
[:/De2TD2:TD2 : Réalisation d'une interface entre FS44BOXII/DE2 via l'interface "ATA"]
[:/De2Doc: Documentations de la carte ALTERA DE2]
Administration
[:/LesProjets: Les projets]